`PLL` 是 `Phase Locked Loop` 的缩写，中文称为锁相环。它是一种电子电路，用于同步电路板上的时钟信号与外部参考信号。锁相环通过比较外部信号的相位和由压控晶振（VCXO）产生的相位来实现同步，并不断调整本地晶振的时钟相位，直到两个信号的相位同步。锁相环在电子设备中非常重要，因为它可以生成稳定且高频的时钟信号，使得高频器件如内存能够正确存取数据。

锁相环主要由以下三个基本部分组成：

鉴相器（Phase Detector）：

比较外部信号和本地振荡信号的相位差。

环路滤波器（Loop Filter）：

对鉴相器输出的信号进行处理，以生成控制电压。

压控振荡器（Voltage-Controlled Oscillator, VCO）：

根据环路滤波器输出的控制电压调整其振荡频率。

锁相环可以分为模拟锁相环和数字锁相环，并且还可以是有记忆能力的锁相环，如微机控制的锁相环